初筛
郑徵羽
郑
郑徵羽
FPGA工程师
通过
综合 88
岗位信息
城市
深圳
薪资范围
22K - 30K
硬性要求
统招本科以上学历、3年以上图像处理/信号处理算法FPGA开发经验、熟练掌握Verilog语言
评分维度
技术实力
95
沟通能力
70
稳定性
90
薪资匹配
85
节奏匹配
85
技术实力
得分
95
评估依据
候选人拥有电子科技大学博士在读背景，具备丰富的FPGA开发经验，包括多ADC+FPGA+PCIe架构的高速数据采集系统开发、CIC滤波器设计、TI-ADC校准、神经网络降噪模块等，技术栈覆盖Verilog、MATLAB、Python、C#，且具备多个相关论文成果，完全满足岗位硬性条件。
证据
- 项目经历中明确包含基于FPGA的高速数据采集系统开发
- 熟练掌握Verilog语言
- 具备多ADC时间交织采样与校准经验
- 参与多项国家级科研项目，发表IEEE会议论文
沟通能力
得分
70
评估依据
简历整体结构清晰，内容完整，但部分描述略显冗长，存在重复信息，如多次出现“fb335b8c3e10a63c1HJ_09y-EltTxIy4UPyXWOGnmfDSNxRm2Q~~”无意义字符。建议进一步优化排版和语言表达。
置信度
low
稳定性
得分
90
评估依据
候选人目前为博士在读，尚未进入职场，但学术背景扎实，具有较强的科研能力和稳定性。若入职后可快速融入研发体系，适应性强。
证据
- 博士就读于电子科技大学（985院校）
- 具备多项国家级科研项目经验
- 未提及频繁跳槽或离职原因
薪资匹配
得分
85
评估依据
候选人尚未明确薪资期望，但其博士学历及高含金量项目经验表明其期望薪资可能接近或略高于JD预算上限（22-30K），需进一步确认。
节奏匹配
得分
85
评估依据
候选人具备高强度研发项目经验，如40GSPS高速采集系统、智能示波器等，适应高压工作节奏。但目前为博士在读，到岗时间为2027年，需关注其实际到岗时间是否符合JD要求。
证据
- 参与多个高复杂度项目，具备较强抗压能力
- 到岗时间预计为2027年，需与JD期望到岗日期（2026-07-31）对比
加分项
高速信号调试经验
(high)
熟悉MIPI、PCIE、USB等接口
(medium)
熟悉LVDS
(high)
大规模电路逻辑设计经验和调试经验
(high)
英文文档阅读能力
(medium)
风险标记
节奏匹配
medium
候选人到岗时间为2027年，而JD期望到岗时间为2026-07-31，存在时间差，需确认是否接受延迟入职。
初筛结论
候选人技术力强，符合岗位核心要求，具备丰富的FPGA开发与高速信号处理经验，适合进入下一轮面试。需关注其到岗时间是否符合JD要求。
处理信息
模型
qwen-turbo
状态
success
解析时间
2026-07-20 21:26:07
Request ID
1-6a5e2197-15f3dc-6367c3547a96